SmGen é um gerador de máquinas de estado finito para Verilog. Mas não é uma ferramenta de entrada FSM. A entrada é de forma comportamental como o Verilog. A SmGen gera um design baseado em SM de Síntesebe a partir dele. Os limites do relógio são explicitamente fornecidos pelo designer.
história da versão
- Versão files postado em 2010-06-11
Várias correções e atualizações - Versão N/A postado em 2010-06-11
Detalhes do programa
- Categoria: Desenvolvimento > Outros
- Editor: smgenerator.sf.net
- Licença: Livre
- Preço: N/A
- Versão: Array
- Plataforma: linux