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Signs - VHDL Hardware Developement 0.6.3

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Sign é um ambiente de desenvolvimento para projetos de hardware em VHDL e outras linguagens de descrição de hardware. Ele fornece ferramentas de síntese e simulação que estão totalmente integradas em um plugin Eclipse, incluindo netlist gráfico e espectadores de forma de onda.

história da versão

  • Versão 0.6.3 postado em 2007-01-11
    Várias correções e atualizações
  • Versão 0.6.3 postado em 2007-01-11

Detalhes do programa

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