& logics 4.9
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Sobre & logics
& logicidades é um simulador de circuito lógico com um editor de esquema integrado e um navegador de forma de onda. Atualmente, os componentes esquemáticos disponíveis: Transistores: NMOS, PMOS Portões lógicos: buffer, inversor e, nand, ou, nem, exor, exnor, tampão de três estados e inversor Chinelos: Trava D, borda acionada D, chinelos JK, monostable Multiplexers: 2 a 1, 4 a 1, 8 a 1. Demultiplexers: 1 a 2, 1 a 4, 1 a 8 Indicadores: LED, sonda osciloscópio Displays: decimal, hexadecimal Interruptores: alternar botão, apertar botão Constantes: altas e baixas.
Características do editor de esquema: subcircuito personalizado (caixa preta), menu sensível ao contexto, autorouter, 7 passos desfazer/refazer, rótulos para conexões distantes, ampliação automática na seleção, clonagem, rotação, movimento bloqueado e desbloqueado, alinhamento vertical e horizontal, mover-se para o centro.
O simulador de circuito digital funciona com três níveis lógicos e três valores de impedância. São baixos, indefinidos e altos. Os fios podem, opcionalmente, exibir níveis lógicos. Modelagem de nível de interruptor, modelagem do nível do portão e modelagem complexa do nível do dispositivo podem ser misturadas em um circuito. O simulador detecta erros de tempo de execução e coloca mensagens de erro no esquema. Os erros detectados são: Condições temporárias de curto-circuito. Quando as saídas conectadas têm níveis diferentes ou indefindáveis e têm impedância baixa ou indefindada. Detecção de picos. Quando uma entrada recebe um impulso menor do que o valor configurado. Configuração de flip flop, hold, recuperação, retomar violações de tempo. Chinelos podem entrar em um estado metastável nesses casos.
O navegador waveform é um osciloscópio digital virtual. Os recursos atuais são: start, stop time, configuração do comprimento do buffer, mudança de tempo e zoom, exibição de estados lógicos baixos, altos e indefinidos.
As versões 3.x contêm extensão HDL. É possível descrever um circuito em uma caixa usando um subconjunto muito pequeno de Verilog. A demonstração do gates.s carrega o seguinte módulo a partir do arquivo simple.v:
smpl_circuit de módulo (A,B,E,NAND,OR,NOR,XOR,XNOR,BUF,NOT); entrada A,B; saída E,NAND,OR,NOR,XOR,XNOR,BUF,NOT; e #10 g0(E,A,B); nand #10 g1 (NAND,A,B); ou #10 g2 (OR,A,B); nem #10 g3(NOR,A,B); xor #10 g4 (XOR,A,B); xnor #10 g5 (XNOR,A,B); buf #10 g6 (BUF,A); não #10 (NÃO,A); endmodule
e o arquivo test1.v:
circuito de módulo (A,B,C,y); entrada A,B; saída y; fio e; e #30 g1(e,A,B); ou #30 g2(y,e,C); endmodule
Não há detecção de erro de tempo de execução dentro das caixas. Apenas o primeiro erro de tempo de compilação é exibido.
O programa vem com circuitos de demonstração construídos. Eles te ajudam a começar rápido. Veja http://www.hexastyle.com/home/andlogics/first-3-steps para mais detalhes. Você pode facilmente simular, analisar e modificar a operação e o tempo dos exemplos. Embutido em exemplos: 74160, 74163 contador síncros Verificador de gerador de paridade 74180 74181 4 bit ALU 74147, 74148 codificador prioritário modelagem de nível transistor de portões CMOS Mais exemplos, por exemplo, binário adder, o contador Johnson pode ser baixado a partir daqui: http://www.hexastyle.com/home/andlogics/download-examples